デジタル回路の設計ではタイミング制約・解析が必須です。正しく制約や解析が行われずタイミング違反が発生してしまうと、デバイスが期待通りの動作をしないという問題を招いてしまうことになります。
タイミング制約で、開発ツールにどのようなタイミング要求（クロック周波数等）の回路であるのかを指示し、タイミング解析で要求を満たせているかを確認します。

このオンラインセミナーでは、Altera(R) FPGA の開発に必要なタイミング制約の概念、解析用語、基礎的な SDC についてご説明します。
タイミング制約・解析が初めての方でも Quartus(R) Prime に SDC を設定して解析するまでのフローや用語を習得していただけます。
「Altera(R) FPGA のタイミング解析 ～導入編～」 と同じ資料の流れで説明を追加し、SDCの設定とタイミングエラー解析の例を実演します。