オンラインセミナー

DDR4 ランダムアクセスの効率に関連する設定　～Agilex(TM) 7 FPGA 編～



FPGA から DDR4 に対してランダム・アドレスでアクセスをおこなう場合、連続アドレスに比べて効率は低下しますが、発行するコマンドの順序を入れ替えることで効率が改善される場合があります。
このオンラインセミナーでは、コマンド発行の順序変更に関する設定など、外部メモリー・インターフェース IP の効率向上オプションと各設定の動作事例について紹介します。


■対象デバイス
- Agilex(TM) 7 FPGA



日時
2025年1月23日 11:00-11:30
会場 オンラインセミナーでの開催
※下記URLより事前に接続テストを実施することができます。
https://zoom.us/test
定員 なし
準備 当日ご準備いただくもの
・オンラインセミナーを受講するPC
・インターネット接続のための環境
対象
・Altera(R) FPGA 設計者 (特に外部メモリー・インターフェースを担当される方)
・Agilex(TM) 7 FPGA の使用を検討している方
費用 無料
主催 株式会社マクニカ


アジェンダ

・外部メモリー・インターフェース(EMIF) FPGA IP の効率向上オプション
・動作事例

注意事項

フリーメールアドレスでのお申込み、学生の方、競合代理店や競合製品をお取り扱いの企業様、本セミナーへの参加がふさわしくないと当社が認める事情がある際は、参加をお断りさせていただく場合がございます。
ブラウザーはChrome推奨です。（会社都合でEdgeの場合はIEモードで上手くいく可能性があります）

フォームに関するお問い合わせ先
[email protected]

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