オンラインセミナー

HDL Designer で効率化！ FPGA 設計の品質向上と設計資産活用



最近は、C++ などの高位言語で設計したデザインから HDL を生成できるようになりましたが、FPGA の性能を十分に引き出すには C++ のデザインを FPGA 用に記述する必要があり、まだ HDL で FPGA を設計されている方が大半です。
また、新規デザイン の約80% は旧デザインの再利用と言われており、旧デザインをうまく使い回すことがスムーズな設計に必要です。


本セミナーでは、ツールを用いて HDL の設計品質を底上げし、 設計全体の品質を上げる方法と設計資産（既存のデザイン）を効率良く再利用することで、開発工数を削減する方法についてご紹介いたします。




日時
2025年1月22日 13:30-14:30
会場 オンラインセミナーでの開催
※下記URLより事前に接続テストを実施することができます。
https://zoom.us/test
定員 なし
準備 当日ご準備いただくもの
・オンラインセミナーを受講するPC
・インターネット接続のための環境
対象
・HDL 設計者
・HDL の設計効率を上げたい方
・設計資産の有効活用をしたい方
・他者の作った HDL を迅速に理解したい方
費用 無料
主催 株式会社マクニカ


アジェンダ

・ FPGA 設計のトレンドと課題
・ HDL Designer を使って効率化！
　- ブロック図/ステートマシン/フローチャート/表から HDL を自動生成
　- 設計デザインの管理方法
　- 仕様書を簡単、早く作成する方法
　- 設計者によってバラつく HDL の品質を向上させる方法

注意事項

フリーメールアドレスでのお申込み、学生の方、競合代理店や競合製品をお取り扱いの企業様、本セミナーへの参加がふさわしくないと当社が認める事情がある際は、参加をお断りさせていただく場合がございます。
ブラウザーはChrome推奨です。（会社都合でEdgeの場合はIEモードで上手くいく可能性があります）

フォームに関するお問い合わせ先
[email protected]

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